Design af sekventielle kredsløb ved hjælp af PLA

Prøv Vores Instrument Til At Fjerne Problemer





Den største ulempe ved kombinationskredsløb er, bruger den ikke nogen hukommelse til at gemme nuværende og tidligere tilstande. Derfor har den tidligere tilstand af input ikke nogen indvirkning på den nuværende tilstand af kredsløbet. Mens det sekventielle kredsløb har hukommelse, så output kan variere baseret på input. Denne type kredsløb bruger tidligere input, output, ur og et hukommelseselement. Her kan hukommelseselementerne være låse- eller flip-flops. Sekventielle kredsløb er designet ved forskellige metoder som ved hjælp af ROM'er og flips, PLA'er, CPLD'er (kompleks kompleks programmerbar logisk enhed) , FPGA'er (Field Programmable Gate Array) . I denne artikel vil vi kun diskutere, hvordan man designer et sekventielt kredsløb ved hjælp af PLA'er.

Blokdiagrammet for det sekventielle kredsløb som vist nedenfor:




Blokdiagram over sekventielt kredsløb

Blokdiagram over sekventielt kredsløb

Design af sekventielt kredsløb ved hjælp af PLA'er

Sekventielle kredsløb kan realiseres ved hjælp af PLA'er (Programmable Logic Arrays) og flip-flops. I dette design kan tilstandstildelingen være vigtig, fordi brugen af ​​en god tilstandstildeling kan reducere det krævede antal produktudtryk og dermed reducere den krævede størrelse af PLA. Et produktudtryk defineret som sammenhængen mellem bogstaver, hvor hver bogstav er enten en variabel eller dens negation.



For lad os betragte designet som en kodeomformer. Tilstandstabellen vist nedenfor i tabellen kan realiseres ved hjælp af en PLA og tre klipklapper som vist nedenfor. Denne kredsløbskonfiguration ligner meget ROM-flip-flop-baseret design, bortset fra at ROM erstattes af PLA af passende størrelse. Statens opgave fører til sandhedstabellen nedenfor. Denne tabel kunne opbevares i en PLA med fire indgange, 13 produktbetingelser og fire udgange, men dette ville give lidt mindre størrelse sammenlignet med 16-ords ROM.

X Q1 Q2 Q3Med D1 D2 D3
0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

1 0 0 1

1 0 1 1

0 1 0 0

0 1 0 1

1 1 0 1

0 0 0 0

1 0 0 0

X X X X

0 0 1 0

0 1 0 0

1 1 0 0

1 1 0 1

0 1 1 0

1 0 0 0

X X X X

X X X X

Tabel: Sandhedstabel

TIL STEDE

STAT

NÆSTE STAT

X = 0 1

TIL STEDE

UDGANG (Z)

TIL B C 1 0

B

C

D E

Og E

1 0

0 1

D

ER

H H

H M

0 1

1 0

H

M

A A

TIL -

0 1

1 -

Tabel: Statstabel

Design af sekventielle kredsløb ved hjælp af PLA

Design af sekventielle kredsløb ved hjælp af PLA

Input output-ligninger afledt af Karnaugh Map

Input output-ligninger afledt af Karnaugh Map

Her, da der er syv stater, kræves der tre D-flip-flops. Således kræves et PLA-kredsløb med 4 indgange og 4 udgange. Hvis der tages højde for tildelingen af ​​kodeomformeren, kan den resulterende outputligning og D-flip-flop-inputligninger afledt af Karnaugh skrives følgende ligninger


D1 = Q1 + = Q2 ”

D2 = Q2 + = Q2 ”

D3 = Q3 + = Q1 Q2 Q3 = X ”Q1 Q3” = X Q1 ”Q2”

Z = X ”Q3” + X Q3

X Q1 Q2 Q3 Med D1 D2 D3

- - 0 -

- 1 - -

- 1 1 1

0 1 - 0

1 0 0 -

0 - - 0

elleve

0 1 0 0

0 0 1 0

0 0 0 1

0 0 0 1

0 0 0 1

1 0 0 0

1 0 0 0

PLA-tabellen, der svarer til disse ligninger, er vist i tabellen ovenfor. Denne tabel kan realiseres ved hjælp af PLA med fire indgange, syv produkttermer og fire udgange. For at verificere driften af ​​ovenstående design antages det, at X = 0 og Q1Q2Q3 = 000. Dette markerer rækker - - 0- og 0 - - -0 i tabellen, så Z = 0 og D1D2D3 = 100. Efter den aktive urkant er Q1Q2Q3 = 100. Hvis den næste indgang er X = 1, vælges rækker - - 0 - og - 1- -, så Z = 0 og D1D2D3 = 110. Efter den aktive urkant er Q1Q2Q3 = 110.

Programmable Logic Array (PLA)

Programmable Logic Array er en programmerbar logisk enhed. Det bruges generelt til at implementere kombinationslogiske kredsløb. PLA har et sæt programmerbare AND-planer (AND-array), der linker til et sæt programmerbare OR-plan (OR-array), som derefter midlertidigt kan suppleres for at producere et output. Dette layout giver mulighed for at syntetisere et stort antal logiske funktioner i sum af produkter (SOP) kanoniske former. Et simpelt blokdiagram over en PLA er angivet nedenfor.

Blokdiagram over en PLA

Blokdiagram over en PLA

Den største forskel mellem PLA og PAL (programmerbar array logik) er,

PLA: Begge dele OG plan og ELLER fly er programmerbare.

PAL: Kun AND-plan er programmerbart, mens OR-plan er fast.

For en bedre forståelse af PLA overvejer vi nedenstående eksempel.

Lad os prøve at implementere disse funktioner f1 og f2 er givet som

PLA-funktion f1 og f2

Indgange x1, x2, x3 og deres respektive supplerede signaler gives til programmerbare OG-planer, der får vi OG-planudgange som P1, P2, P3-kaldte mintermer. Derefter gives disse signaler til det programmerbare ELLER-plan for at producere den krævede outputfunktion f1 og f2 (summen af ​​produkter). Nedenstående figur beskriver implementeringen af ​​gate-niveauet af PLA for den givne funktionalitet.

Implementering af PLA

Implementering af PLA

Dette handler om design af sekventielle kredsløb ved hjælp af PLA. Vi mener, at oplysningerne i denne artikel er nyttige for dig til en bedre forståelse af dette koncept. Desuden er spørgsmål vedrørende denne artikel eller hjælp til gennemførelse af elektriske og elektroniske projekter , kan du henvende dig til os ved at kommentere i kommentarfeltet nedenfor. Her er et spørgsmål til dig, Hvad menes med et sekventielt kredsløb?